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--Archivo: and_gate.vhd 		                 --
--Fecha de creación: 01/10/2010				 --
--Última fecha de modificación: 01/10/2010		 --
--Diseñador: Jesus Perez				 --
--Diseño: Compuerta AND Basica.				 --
--Propósito: Compuerta Componente Base para la celda de  --
--memoria						 --
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library IEEE;
use IEEE.std_logic_1164.all;

entity and_gate is
  port(
    A : in  std_logic;
    B : in  std_logic;
    C : out std_logic
  );
end and_gate;

architecture behavioral of and_gate is
begin

  C <= A and B;

end behavioral;
